Да, все так. Мы не просим денег за вход, еду или любые другие расходы.
Инженерные системы: RISC-V & FPGAVIII митап Альянса RISC-V и FPGA Systems YADRO
info
date
14/11/2026
time
09:30 GMT+03:00
address
О митапе
14 ноября 2026 года в ННГУ им. Н.И. Лобачевского Нижний Новгород,
пройдёт VIII митап Альянса: «Подходы в области симуляции и моделирования производительности для RISC-V» и встреча сообщества FPGA-Systems.
Мы приглашаем инженеров и технических руководителей, занимающихся разработкой процессоров, SoC и цифровых устройств на базе RISC-V и FPGA:
- CPU/SoC-архитекторов
- RTL-разработчиков
- FPGA-разработчиков
- инженеров по верификации
- инженеров по моделированию и анализу производительности
- разработчиков встроенного и системного ПО
- разработчиков компиляторов, математических библиотек и инструментальных средств
- технических лидеров и руководителей инженерных команд
- исследователей, преподавателей, аспирантов и студентов профильных технических направлений
В рамках мероприятия вы также сможете посетить несколько экскурсий в научных центрах ННГУ:
– увидеть разработки ННГУ в центре искусственного интеллекта в сфере медицины
– побывать в дизайн-центре электроники и узнать о разработках человеко-машинного интерфейса и мемристорной электроники
Количество мест ограничено, на экскурсии необходимо зарегистрироваться.
Спикеры
Программный Комитет RISC-V
Валентин Петров
главный архитектор, YADRO
Занимался численным моделированием и R&D в HPC (Intel, Nvidia): разрабатывал софтверный стек суперкомпьютеров и SmartNIC co-design. В YADRO руководит разработкой cycle-approximate-симулятора RISC-V CPU/SoC.
Занимался численным моделированием и R&D в HPC (Intel, Nvidia): разрабатывал софтверный стек суперкомпьютеров и SmartNIC co-design. В YADRO руководит разработкой cycle-approximate-симулятора RISC-V CPU/SoC.
Иосиф Мееров
заведующий кафедрой высокопроизводительных вычислений и системного программирования, институт ИТММ ННГУ
Окончил магистратуру и аспирантуру факультета ВМК ННГУ. Специалист в области высокопроизводительных вычислений и разработки научного ПО. Руководитель лаборатории ННГУ-YADRO, представитель ННГУ в Альянсе RISC-V. Член редколлегии научного журнала Journal of Computational Science. Основатель и соруководитель проектов по разработке кодов PICADOR и Hi-Chi для суперкомпьютерного моделирования лазерной плазмы. Руководитель проектов по разработке и оптимизации математических библиотек для процессоров архитектуры RISC-V.
Окончил магистратуру и аспирантуру факультета ВМК ННГУ. Специалист в области высокопроизводительных вычислений и разработки научного ПО. Руководитель лаборатории ННГУ-YADRO, представитель ННГУ в Альянсе RISC-V. Член редколлегии научного журнала Journal of Computational Science. Основатель и соруководитель проектов по разработке кодов PICADOR и Hi-Chi для суперкомпьютерного моделирования лазерной плазмы. Руководитель проектов по разработке и оптимизации математических библиотек для процессоров архитектуры RISC-V.
Валентин Волокитин
старший преподаватель кафедры высокопроизводительных вычислений и системного программирования, институт ИТММ ННГУ.
Окончил магистратуру и аспирантуру института ИТММ ННГУ. Специалист в области высокопроизводительных вычислений и низкоуровневого программирования. Лидер вычислительной группы проектов по разработке кодов PICADOR и Hi-Chi. Архитектор библиотеки векторных математических функций для процессоров RISC-V (RVVMF).
Окончил магистратуру и аспирантуру института ИТММ ННГУ. Специалист в области высокопроизводительных вычислений и низкоуровневого программирования. Лидер вычислительной группы проектов по разработке кодов PICADOR и Hi-Chi. Архитектор библиотеки векторных математических функций для процессоров RISC-V (RVVMF).
Спикеры
Программный Комитет FPGA
Кирилл Алексеев
ведущий инженер по разработке аппаратного обеспечения, YADRO
Более 10 лет реализует цифровые схемы на ПЛИС. Увлекается оптимизацией разных уровней, а также timing и physical constraints. В рутинных задачах в том числе занимается отладкой «железа»: отловом ошибок, которые не возникали при верификации блока.
Более 10 лет реализует цифровые схемы на ПЛИС. Увлекается оптимизацией разных уровней, а также timing и physical constraints. В рутинных задачах в том числе занимается отладкой «железа»: отловом ошибок, которые не возникали при верификации блока.
